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基于超薄外延技术的双扩散新型D-RESURF LDMOS设计

  的厚度减小为4.5m,漂移区长度缩减至70m,使得芯片面积和制造成本大幅减小。并通过仿真,优化了器件结构的表面电场分布,使反向击穿电压达到700V的同时,使器件导通电阻降为33mm2。流片结果表明,功率管可以达到

  SPIC(Smart Power IC)目前已经被广泛应用于开关电源、电机驱动、工业控制、汽车电子、日常照明、家用电器等领域。在SPIC中,通常需要将耐高压的功率器件与低压控制电路集成在同一芯片上。在高压功率器件应用领域中,LDMOS由于工作电流密度大、导通电阻低、开关特性好等优点而被广泛采用。从工艺应用角度看,LDMOS拥有横向结构的优势,可采用BCD工艺条件将LDMOS、CMOS和BJT器件单片集成在同一硅片上。在LDMOS设计过程中,新技术的应用决定了器件的耐压和导通电阻特性。在本文中,LDMOS成熟地在结构中引入了,D-RESURF技术是在N型漂移区表面引入P型降场层形成节终端扩展区,可使表面电场得到改善,同时增加了器件反向击穿电压;另外D-RESURF技术也使漂移区单位面积可注入杂质密度增大,从而降低了器件的导通电阻。

  目前,高耐压的LDMOS一般采用厚度为10m左右的外延层,其外延厚度远高于目前标准CMOS工艺,并且用于高压集成时需要增加对通隔离的时间,因而不易与标准CMOS工艺兼容。为了解决上述问题,本文采用了P埋层的薄外延完善该LDMOS结构,以传统CMOS工艺,在厚度为4.5m的超薄外延层上,仿线V以上的LDMOS器件。

  本文中所采用的双扩散高功率的BCD工艺涉及了多种类型器件,主要包括耐压为700V的高压LDMOS、耐压为40V的中压MOS管、5.8V低压CMOS器件、二极管、电阻等。因此在设计LDMOS的过程中需要考虑与其他器件在工艺加工过程、注入浓度、版次等方面的匹配性。

  新型扩散LDMOS的设计要求是:在4.5m超薄外延层工艺条件下,可以满足700V以上高耐压要求,同时尽可能的降低导通电阻;在此基础上压缩漂移区长度,优化器件的结构尺寸,达到减小芯片版图面积和制造成本的目的。双扩散LDMOS的结构如图1所示,多环P型降场层P-topring被分为数个隔离的岛,用以改善器件的表面电场;图中的P-sub表示工艺中采用P型衬底材料;LDMOS的耐压漂移区分为上下两部分:

  HVnwel表示N型外延层漂移区部分,DNW表示器件衬底漂移区部分;Pwell表示LDMOS的体区,用来形成MOS器件的沟道。LDMOS的栅板位于体区上方,它的右侧延伸了一段到场氧上,形成场板,用来改善器件表面电场分布。

  在器件表面降场层的设计中采用了DRESURF技术,在器件的源漏端之间的N型漂移区表面引入了相反导电类型的多个P-top环形掺杂区。这些环形降场层的设计是基于横向变掺杂(VLD)技术,VLD技术是通过改变杂质注入窗口的尺寸和间距,有效地控制P-top降场层在器件表面的浓度分布。在P型杂质以相同的注入浓度注入后,杂质通过不同间距和尺寸的窗口进入漂移区表面,在相同的环境温度下产生横向和纵向扩散,最终在器件表面的降场层浓度分布近似线性,从漏端到源端浓度的线性增加,可以使表面电场的分布均匀。P-top降场层被分为九个不同间隔的区域,如图2所示,P-top从左到右各环的横向尺寸Wn在逐渐变大,而环间距Sn则逐渐变小,实现从左到右(从漏到源)P-top降场层浓度的近似线性分布。

  在这些P-top区域的P型杂质是以高能量,高浓度的方式注入,这样可以确保器件HNV漂移区保持较高的杂质浓度来耗尽P-top反型区,在漂移区外延层内,如此高的积分电荷器件确保了器件拥有较低的导通电阻。